No	著書、学術論文等の名称	単著 共著 の別	発行、又は 発表の年月	発行所、発表雑誌 等又は発表学会等 　の名称		概　　　　　　　　　　要
	�T. 著書
1	ディジタル電子回路入門	共著	2003年8月	日刊工業新聞社		本書は、情報処理のためのハードウェアの開発、あるいはＩＴ用電子機器の設計・開発に携わりたいと考えている人達を対象にした入門書であり，大学のディジタル回路の教科書としても使用できる内容である。全体の構成は８章から成り、第４章バイポーラトランジスタ回路，7章Ｄ/Ａ，Ａ/Ｄ変換回路を担当している． （鈴木八十二，佐々木博文，藤本邦昭，吉田正廣）
2	ゼロからはじめるVisual Basic.NET入門	単著	2005年6月	森北出版		大学、高専、専門学校などでVisual Basic.NETを使ってプログラミングを学ぼうとする学生のための教科書である。Visual Basic.NETの機能の説明は最小限にとどめ、プログラミングの考え方と文法を中心に説明している。130ページ９章構成で、１章はじめてのプログラミング、２章順次処理、３章選択処理、４章繰り返し処理、５章配列、６章ファイル処理、７章プロシージャ、８章グラフィックス、９章ゲームである。 （藤本邦昭）
3	ゼロからはじめるVisual Basic入門	単著	現在校正中 出版予定 2012年9月	森北出版		前著書の｢ゼロからはじめるVisual Basic.NET入門｣から6年が経過し、その間の言語仕様の変更に対応するために改定を行った。また、初めてプログラミングを学ぶ人がわかりやすいようにフローチャートを増やした。 （藤本邦昭）
	�U−１．学術論文 （査読付き論文）
1	３値論理回路の一構成法	共著	1987年3月	東海大学紀要工学部　 Vol.26, No.２ pp.19-25		論理和、論理積、NI演算、 PNI演算およびCYCLING 演算を基本演算とする３値論理回路の構成法を提案した。 （藤本邦昭、西貝成久、佐藤邦夫、　小高明夫）
2	多値論理関数の一構成	共著	1988年9月	東海大学紀要工学部　 Vol.28, No.１ pp.57-61		論理和、論理積、 I演算、PI演算およびCYCLING 演算を基本演算とする多値論理における２種類の標準形を提案した。 （藤本邦昭、佐藤邦夫、小高明夫）
3	NI,NAND およびCYC ゲートを用いた３値順序回路の一構成	共著	1988年10月	東海大学紀要工学部　 Vol.28, No.２ pp.63-76		NI,NAND およびCYC ゲートを基本ゲートとして、３値３安定フリップフロップを構成した。また、これを用いた応用回路を示した。 （藤本邦昭、佐藤邦夫、小高明夫）
4	ＣＭＯＳ論理ゲートを用いたＳＣ無安定マルチバイブレータの解析とその分周器への応用	共著	1993年3月	九州東海大学紀要工学部 No.19 pp.1-12		ＣＭＯＳ論理ゲートを用いてＳＣ無安定マルチバイブレータを構成し、これを分周器に応用すると１／ｎの大きな分周比が得られることを示した。 （佐々木博文、藤本邦昭、矢原充敏、川原恵治）
5	３値ＭＣＰゲートを用いた３値論理回路の一構成	共著	1993年9月	東海大学紀要工学部　 Vol.33, No.１ pp.101-108		３値論理関数を単調増加で全順序な関数に展開し，この結果に基づき３値ＭＣＰゲートを用いて３値論理回路を構成することによりゲート数を大幅に削減できることを示した． （藤本邦昭、佐々木博文、佐藤邦夫、小高明夫）
6	低消費電力３値負ゲート回路の一構成	共著	1994年3月	九州東海大学紀要工学部 No.20 pp.1-9		定常状態での電力消費がほとんど０で，かつ任意の３値単調減少関数の機能を実現できるゲートである２電圧源形３値ＣＭＯＳ負ゲート回路と単電圧源形３値ＣＭＯＳ負ゲート回路を構成した． （藤本邦昭、佐々木博文、戸上徹治、小高明夫）
7	ブートストラップ形無安定マルチバイブレータに基づく電圧制御発振器に関する一提案	共著	1994年8月	電子情報通信学会論文誌　 Vol.J77-C�U　No.8 pp.348-350		制御電圧と発振周波数がよい比例関係を示し，かつ，その範囲が広く，安定な動作が得られるブートストラップ回路を用いた無安定マルチバイブレータに基づく電圧制御発振器について述べている． （佐々木博文、藤本邦昭、上野文男）
8	A Voltage Controlled Astable Multivibrator with Miller-Integrator	共著	1995年2月	IEICE Transactions Vol.J78E-A, No.2 pp.196-198		We propose a simple voltage controlled oscillator(VCO) with circuitry combining a Miller-integrator and an SR flip-flop circuit. With the VCO, the control voltage can be varied over a broad range, and the oscillation frequency varies in proportion to the control voltage. This VCO can be applied to FM modulators, FSK modulators, and other systems. （Hirofumi Sasaki, Kuniaki Fujimoto、 Mitsutoshi Yahara）
9	ＳＣブートストラップ形単安定マルチバイブレータを用いたｍ倍パルス発生回路とその応用	共著	1995年6月	電子情報通信学会論文誌 Vol.J78-C-�U, No.6 pp.331-338		ＳＣブートストラップ回路とＲＳフリップフロップ回路を用いて構成した単安定マルチ、無安定マルチおよびゲート回路から成るｍ倍パルス発生回路を提案した。 （佐々木博文、矢原充敏、藤本邦昭、上野文男）
10	原始根のべき乗を用いた剰余数系におけるスケーリング法とその応用	共著	1996年2月	電子情報通信学会論文誌 Vol.J79-D-�T, No.2 pp.101-104		定数除算は原始根のべき乗を用いて行うとその演算が剰余減算になるので、除算が非常に簡単になる。また，剰余数系と原始根のべき乗との相互変換回路にＲＯＭを用いると、スケーリング回路を剰余減算回路のみで構成することができる。 （佐々木博文、藤本邦昭、高島徹）
11	多値論理関数を単調分解する一手法	共著	1997年1月	電子情報通信学会論文誌 Vol.J80-A, No.1 pp.285-289		多値論理関数を全順序な単調増加関数の環和結合形に分解する手法を提案する。この手法はヒューリスティックな面がなく、展開式の代数変換によって結果が得られ、コンピュータアルゴリズム化に適している。 （藤本邦昭、佐々木博文、林平馬、 小高明夫）
12	ＳＣ無安定マルチバイブレータを用いた同期ループに関する一検討	共著	1998年3月	九州東海大学紀要工学部 NO.14 pp.17-22		ＰＬＬの位相比較器の部分にスイッチトキャパシタ回路を用いた無安定マルチバイブレータを導入すると、非常に簡単な回路構成で、擬ロック状態に陥らない同期ループが構成できる。 （矢原充敏、佐々木博文、藤本邦昭）
13	ＲＳ−ＦＦに基づくＣＭＯＳ　ＮＡＮＤ／ＮＯＲマルチバイブレータに関する一提案	共著	1998年5月	電子情報通信学会論文誌 Vol.J81-C-�U, No.5 pp.499-501		ＲＳーＦＦに基づいたＣＭＯＳ　ＮＡＮＤ／ＮＯＲ単安定、無安定マルチバイブレータは回路構成が簡単でかつ雑音特性に優れている。 （佐々木博文、矢原充敏、藤本邦昭、曹家勲）
14	ＳＣ無安定マルチバイブレータに基づく同期ループに関する一提案	共著	1998年9月	電子情報通信学会論文誌 Vol.J81-C-�U, No.9 pp.758-764		従来のＰＬＬの位相比較部分にスイッチトキャパシタ回路を応用した無安定マルチバイブレータを用いると、擬ロック状態に陥ることがなく、かつ、分周・倍周動作も簡単に得ることができる。 （佐々木博文、矢原充敏、藤本邦昭）
15	半クロック動作Ｔ／Ｈ回路を用いた循環型Ａ−Ｄ変換器に関する一提案	共著	1998年11月	電子情報通信学会論文誌 Vol.J81-C-�U, No.11 pp.883-885		カレントミラー回路を基本構成とするアナログ／ディジタルセルと半クロック動作のトラックアンドホールド回路を組み合わせて構成した循環型Ａ−Ｄ変換器は複雑な制御を必要とせず、かつ従来方式に比べて２倍の変換速度が得られる。 （佐々木博文、藤本邦昭、矢原充敏、仮屋崎修一）
16	多値論理における環和展開の効率的な方法	共著	1999年12月	電子情報通信学会論文誌 Vol.J82-A, No.12 pp.1862-1865		多値論理関数を単調増加関数の環和結合形に分解する新しい手法を提案した。この手法は、高速フーリエ変換のバタフライアルゴリズムに類似の効率のよい手法で、簡単な剰余演算の繰り返しのみで分解結果を得ることができる。 （藤本邦昭、佐々木博文、小高明夫）
17	Synchronizing characterizing of PLL	共著	2000年3月	九州東海大学紀要工学部 No.26 pp.1-9		This paper certifies (a) that the synchronizing process of the PLL has two types of modes with a range of (1±1/4)times the free running frequency of the VCO as a borderline and (b) that the PLL is a very stable circuit system as long as the signal frequency is close to the free running frequency of the VCO. （Hirofumi SASAKI, Kazuo TAKAHATA, Yoshinori UEDA, Kuniaki FUJIMOTO, Tsunenori KOSHIBA）
18	パルス数カウント方式による高速引込み・広同期範囲全ディジタルFLL	共著	2000年9月	東海大学紀要工学部 Vol.40, No.1 pp.25-30		パルス数カウント方式による周波数比較器を用いて入力信号と出力信号の周波数差をパルス数で表す簡単な制御方式と回路構成によって、高速引込みと広同期範囲が得られる全ディジタル周波数同期ループを提案した。 （矢原充敏、佐々木博文、藤本邦昭、高橋宣明）
19	A Reset Type Fast Pull-In PLL Using Clock Counting Frequency Detector	共著	2002年3月	九州東海大学紀要工学部 No.28 pp93-97		We proposed a new type PLL with the clock count type frequency detector. In the proposed PLL, the very fast pull-in time can be realized without any influence of dumping factor by resetting the VCO at the rising of input signal after charging the capacitor of loop filter with the voltage corresponding to the frequency of the input signal. (Kuniaki FUJIMOTO, Mitsutoshi YAHARA, Hirofumi SASAKI, Yan SHI)
20	広帯域特性を有する分周比可変型全ディジタルPLL	共著	2003年3月	九州東海大学紀要工学部 No.29 pp.51-57		提案回路は，入力信号の周波数に応じて分周比が自動的に変化する構成であるので，分周比の上限値を大きく設計することにより，従来の方式によるDCPLLに比べて非常に広い同期範囲を得ることができる．また、定常状態における出力信号の変動は，高速クロックの３パルス未満であるので，分周比の下限値を大きく設定することにより低出力ジッタ特性が得られる． (矢原充敏、佐々木博文、藤本邦昭、佐々木博敏)
21	分周比可変方式による広帯域全ディジタルPLL	共著	2003年11月	電子情報通信学会 Vol.J86-B, No.11 pp.2277-2284		提案する分周比可変型ADPLL（Dividing ratio Changeable ADPLL:DCPLL）は，極めて広い同期範囲を得ることができる．また，その出力ジッタは，常に基準高速クロックの3パルス未満となる．逓倍動作時には分周比の余り制御を行うことにより，基本動作時と等しいジッタ特性を有する一定パルス間隔の逓倍出力信号を得ることができる． （矢原充敏、佐々木博敏、藤本邦昭、佐々木博文）
22	Tuning Fuzzy Rules Based on an Extended Neuro-Fuzzy Learning Algorithm	共著	2004年3月	九州東海大学紀要 応用情報学部, No.4 工学部, No.30 pp.27-34		In this paper, we extend the idea of neuro-fuzzy learning algorithm, which tuning parameters in the fuzzy rules ca be leaned without changing the fuzzy rule table form used in usual fuzzy applications, and give a new neuro-fuzzy learning algorithm in the case of fuzzy singleton type reasoning method. (Yan SHI, Hirofumi SASAKI, Kuniaki Fujimoto)
23	An Application of Fuzzy Inference Circuit for Analog Phase Locked Loop	共著	2005年6月	International Journal of Innovative Computing, Information & Control（IJICIC） Vol.1, No.2 pp.193-202		In this paper, we propose a fuzzy phase locked loop (PLL) in which a fuzzy inference circuit is used instead of a loop filter composed of resistors and capacitors in an analog PLL. This circuit can be integrated into a small size chip even in the low frequency domain and the characteristics of pull-in, jitter and synchronous range for the proposed circuit are similar to those of the conventional analog PLLs. (Kuniaki FUJIMOTO, Hirofumi SASAKI)
24	A Voltage Controlled Oscillator with Up Mode Type Miller-Integrator	共著	2005年12月	IEICE Transactions on Electronics Vol.E88-C, No.12 pp.2385-2387		In this paper, we propose a voltage controlled oscillator (VCO) with up mode type Miller-integrator. The controlled voltage of this VCO can continuously change 0V center in the positive and negative bidirection. Also, the relationship between control voltage and oscillating frequency shows the good linearity, and the calculated and the measured values agree well. (Mitsutoshi YAHARA, Kuniaki FUJIMOTO, Hirofumi SASAKI)
25	ブートストラップ回路とシュミットトリガ回路からなる電圧制御発振器の一検討	共著	2006年2月	電子情報通信学会論文誌 Vol.J89-C, No.2 pp.69-71		ブートストラップ回路とシュミットトリガ回路からなる電圧制御発振器（VCO：Voltage Controlled Oscillator）は、その動作を決定するキャパシタの一端を接地することができるので、安定な三角波（のこぎり波）と方形波を同時に得ることができる。また、制御電圧を広範囲に変化させることができ、この電圧に対する発振周波数の計算値と測定値がよく一致する。 （佐々木博文、藤本邦昭、矢原充敏）
26	H∞ Fuzzy Tracking Control for Multi-machine Interconnected Power System with Model Uncertainties	共著	2006年2月	International Journal of Innovative Computing, Information & Control (IJICIC) Vol.2, No.1 pp.61-67		In this paper, a kind of T-S fuzzy model is adopted to approximate the multi-machine interconnected power system. Based on the Fuzzy models, considering the modeling error of the system, a new H∞ fuzzy tracking control scheme for the multi-machine interconnected power system is proposed and is formulated in the LM format. (Jiquan SUN, Kuniaki FUJIMOTO, Chunxia DOU, Jiaqing ZHONG, Shiwen YUAN)
27	NAND RS-FFとブートストラップ回路による降下モード形電圧制御発振器に関する一検討	共著	2006年3月	電子情報通信学会論文誌 Vol.J89-C, No.3 pp.130-132		オペアンプの反転端子に制御電圧を印加する形式のブートストラップ回路とNAND RS-FFからなる降下モード動作の電圧制御発振器は回路構成が簡単で、制御電圧と発振周波数を大きく可変とすることができる。しかもこの関係がよい直線性を示し、それらの計算値と測定値がよく一致する。 （藤本邦昭、佐々木博文、矢原充敏、東良憲）
28	All Digital Dividing Ratio Changeable PLL Using Delay Clock Pulse with Low Jitter	共著	2006年6月	IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences Vol.E89-A, No.6 pp.1527-1532		This paper proposes a new all digital dividing ratio changeable phase locked loop (D-DCPLL) using delay clock pulse that exhibits low optput jitter characteristics compared with the conventional DCPLL. This is achieved by employing the delayclock pulse generated from the ring oscillator for the standard clock controlling the loop. (Mitsutoshi YAHARA, Kuniaki FUJIMOTO, Hirofumi SASAKI, Takashi SHIBUYA , Yoshinori HIGASHI)
29	Multivariable Fuzzy Logic Controller Based on a Compensator of interactions and Genetic Tuning	共著	2006年12月	International Journal of Innovative Computing, Information & Control　(IJICIC) Vol.2, No.6 pp.1207-1217		A fuzzy controller for multivariable systems based on fuzzy controllers for the decoupled monovariable subsystems and a fuzzy compensator of the interactions is introduced. the fuzzy compensator acts as a feedforward controller. It has as inputs the outputs of the monovariable controllers considered as known perturbations and produces compensation signals which are added to the single loop control signals for minimizing the effect of the interactions. (Khaled BELARBI, Ahmed BELHANI, Kuniaki FUJIMOTO)
30	An Implementation of the Neuro-fuzzy Inference Circuit	共著	2007年8月	International Journal of Innovative Computing, Information & Control　（IJICIC） Vol.3, No.4 pp.1043-1052		In this paper, we propose a neuro-fuzzy inference circuit applicable to real-time learning. We adopted back-propagation algorithm used in the neural network for learning. The high speed learning is realized by using the parallel processing of the operations and tuning only the parameters of the consequent part. (Kuniaki Fujimoto, Hirofumi Sasaki, Yoichiro Masaoka, Ren-Qi Yang and Masaharu Mizumoto)
31	EX-OR/EX-NORゲートによる積分形動作無安定マルチバイブレータの一提案	共著	2007年9月	電子情報通信学会論文誌 Vol.J90-C, No.9 pp.647-649		EX-OR/EX-NORゲートを用いた積分形動作無安定マルチバイブレータの基本形は、それぞれ降下モード動作形式と上昇モード動作形式になり、これらの回路動作は安定で、かつ発振周波数が簡単な数式で表され、計算値と測定値がよく一致する。 （佐々木博文、藤本邦昭、矢原　充敏、楊仁啓）
32	A Simple Voltage Controlled Oscillator Using Bootstrap Circuits and NOR-RS Flip Flop	共著	2007年11月	電気学会論文誌C VOl.127, No.11 pp.1947-1949		This paper presents a simple and successful design for a voltage controlled oscillator. The proposed circuit is based on the use of two identical bootstrap circuits and a NOR-RS Flip Flop to generate wide-tunable saw tooth and square waves. Increasing control voltage linearly increases the output oscillation frequency. Experimental results verifying the performances of the proposed circuit are in agreement with the calculated values. (Amphawan Chaikala, Sawai Pongswatd, Hirofumi Sasaki, Kuniaki Fujimoto, Mitsutoshi Yahara)
33	A Negative Proportional Characteristic VCO Using CCIIs and NAND RS-Flip Flop	共著	2008年3月	ICIC Express Letters Vol.2, No.1,pp35-40		This paper presents a method for realizing voltage controlled oscillator with negative proportional characteristic. The realization method based on the use of commercial available devices is utilized. The proposed oscillator comprises second-generation current conveyors and a NAND RS Flip Flop. The output frequency can be adjusted using negative and positive values of a control voltage without discontinuity. Experimental results verifying the performances of the proposed circuit are in close agreement with the calculated values. (Amphawan Julsereewong, Vanchai Riewruja, Hirofumi Sasaki, Kuniaki Fujimoto, Misutoshi Yahara)
34	位相状態記憶制御とダブルクロックエッジ検出に基づく分周比可変型ディジタルPLL	共著	2008年7月	電気学会論文誌C Vol.128, No.7 pp.1185-1190		本論文では，位相状態記憶制御とダブルエッジ検出に基づく分周比可変型ディジタルPLL（PM-DCPLL）を提案し、従来型DCPLLに比べて定常状態での出力ジッタを１／６に低減することができ、従来型DCPLLと等しい出力ジッタ特性となるように設計した場合，同期範囲の上限周波数が６倍に拡大できることを示した。 （藤本邦昭、佐々木博文、矢原充敏）
35	A Design of Neuro-fuzzy Inference circuit with Automatic Generation of Membership Functions	共著	2008年10月	International Journal of Innovative Computing, Information & Control (IJICIC) Vol.4, No.10 pp.2711-2719		In this paper, we propose a neuro-fuzzy inference circuit that generates membership functions and inference rules automatically in the learning process. In this circuit, we use membership functions which are generated by only using NOT operations and bit shift operations and tune only the parameters of the consequent part to reduce the circuit scale. In spite of those limitations, this circuit has high generalization ability obtained by generating new membership functions in the region with the maximum inference error. （Kuniaki Fujimoto, Hirofumi Sasaki, Ren-Qi Yang and Yan Shi）
36	A Dividing Ratio Changeable Digital PLL with Low Jitter Using Phase State Memory	共著	2009年2月	International Journal of Innovative Computing, Information & Control (IJICIC) Vol.5, No.2 pp.521-531		In this paper, we propose a new dividing ratio changeable digital phase locked loop (DCPLL) with the low output jitter characteristic developed by considering the present phase state and the phase state before 1 period. (Fujimoto Kuniaki, Hirofumi Sasaki, Mitsutoshi Yahara)
37	多相クロック分周器に基づく低ジッタ特性の分周比可変型ディジタルＰＬＬ	共著	2009年3月	電気学会論文誌C VOl.129, No.3 pp.399-405		本論文では、多相クロック分周器を用いた新しい形式の全ディジタルPLLを提案した。提案回路の出力ジッタは、常に多相クロック1位相差分であり、従来型の全ディジタルPLLに比べてジッタを大幅に削減できる。 （藤本邦昭、矢原充敏、佐々木博文）
38	A Low Jitter of Multi-Phase Clock Dividing Type Multiplier Using Arithmetic Circuit	共著	2009年１２月	ICIC Express Letters Vol.3, No.4(A) pp.1004-1012		In this paper, we propose the multi-phase clock dividing type multiplier using the arithmetic circuit structured to realize the high-speed return from the system stand-by state in system operating state and to reduce a period jitter of the output signal. The period jitter of the proposed multiplier becomes the 1 phase difference of the multi-phase clock by using the arithmetic circuit. It can also obtain the multiplication output signal from 2nd period of the input signal when the input signal is inputted in the system stop condition. (Takanori Hirose, Kuniaki Fujimoto, Hirofumi Sasak, Mitsutoshi Yahara)
39	Dual slope ADC Using Non-inverting Controlled Bootstrap Circuit	共著	2009年１２月	ICIC Express Letters Vol.3, No.4(A) pp.1137-1142		This paper presents the simple and inexpensive method to realize the dual slope analog-to-digital converter (ADC). The proposed technique is based on the use of non-inverting controlled bootstrap circuit in connection with the designed control logic circuit, counter, and latching circuit. PSpice simulation and experimental results are used to confirm the performances of the proposed ADC. (Amphawan Julsereewong, Sawai Pongswatd, Hirofumi Sasaki, Kuniaki fujimoto, Yan Shi)
40	A Multiplier with Low Jitter Using Multi-Phase Clock Divider	共著	2009年１２月	International Journal of Innovative Computing, Information & Control (IJICIC) Vol.5, No.12（A） pp.4683-4692		In this paper, we propose the multiplier using the multi-phase clock divider designed to realize the high-speed return from the system stand-by state in system operating state and to reduce a time difference jitter of the output signal. The steady time difference jitter of the proposed multiplier becomes the 1 phase difference of the multi-phase clock by using the 1+1/k divider. It can also obtain the multiplication output signal from 2nd period of the input signal when the input signal is inputted in the system stop condition. （Mitsutoshi Yahara, Kuniaki Fujimoto, Hirofumi Sasaki）
41	両電源および単電源仕様演算増幅器に対応するクランプ回路を有する微分形動作単安定マルチバイブレータ	共著	2010年3月	電子情報通信学会論文誌 Vol.J93-C, No.3 pp.105-108		提案する微分形動作単安定マルチバイブレータは，準安定時間を決定する微分波形の電圧が最大定格以内に抑圧され，不感領域に突入することがなく，準安定時間がトリガ周期に影響されることはない．また，安定状態時に時定数回路を構成する可変抵抗に不要電流が流れず，同一回路のままで両電源仕様演算増幅器および単電源仕様演算増幅器に対応する． （磯口博、佐々木 博文、藤本 邦昭、矢原 充敏）
42	演算増幅器とCMOS論理ゲートによる微分形動作無安定マルチバイブレータに関する一考察	共著	2010年8月	電子情報通信学会論文誌 Vol.J93-C, No.8 pp.271-275		提案する演算増幅器とCMOS論理ゲートを結合した微分形動作無安定マルチバイブレータは、発振周波数が演算増幅器の出力飽和電圧に影響されることがなく、非常に簡単な数式で表されるとともに、Duty　Factor 50%の正確な出力パルスを得ることができる。 （磯口博、佐々木博敏、宮崎隆彰、藤本 邦昭、矢原 充敏、佐々木 博文）
43	A Multi-Phase Clock Type Voltage Controlled Oscillator Used As Base Clock in Digital PLL	共著	2010年12月	ICIC Express Letters Vol.4, No.６(A) pp.2213-2218		In this paper, we propose the multi-phase clock type voltage controlled oscillator (MC-VCO) for the purpose of using as the base clock for the above realization. For the proposed MC-VCO, the simulation and the experiment of the fabricated chip is performed, and the characteristic is verified. And next assignment is mentioned. （Hirotoshi Sasak, Takahiro Hirose, Kuniaki Fujimoto, Hirofumi Sasak,　 Mitsutoshi Yahara）
44	A Dividing Ratio Changeable Digital PLL Using Multi-Phase Clock VCO　Unaffected by Input Frequency Change	共著	2011年2月	ICIC Express Letters, Part B: Applications Vol.2, No. 1 pp.125-130		In this paper, we propose the dividing ratio changeable digital phase locked loop (DCPLL) using the multi-phase clock voltage controlled oscillator as the base clock source. In this circuit, the ratio of output jitter is not affected as seriously as conventional DCPLL by the frequency change of the input signal. It can also reduce the output jitter. （Hirotoshi Sasak, Kuniaki Fujimoto, Hirofumi Sasak,　 Mitsutoshi Yahara）
45	積分形動作によるCMOS-XOR/XNORゲートの単安定マルチバイブレータ	共著	2011年5月	電子情報通信学会論文誌VolJ94-C，No.5，pp.l139-142		積分形動作によるCMOS-XOR/XNORゲートの単安定マルチバイブレータは，それぞれの論理動作によって，使用する二つのゲートが相互にオン状態になる回路構成と二つのゲートがともにオン状態かオフ状態となる回路構成法がある．これらの回路は動作モードが同じならば，回路構成法に関係なく準安定時間の計算式は同一となり測定値とよく一致する． （佐々木博敏，アムハーワン シュンセリワォン，磯口博，藤本邦昭，矢原充敏，佐々木博文）
46	ＣＭＯＳ−ＸＯＲ／ＸＮＯＲゲートに基づく微分動作の単安定マルチバイブレータに関する一提案	共著	2011年5月	電気学会論文誌C，Vol.131, No.5，pp.1079-1080		微分形動作によるCMOS-XOR/XNORゲートの単安定マルチバイブレータを提案している。提案回路は、従来の回路と違い二つのゲートがともにオン状態かオフ状態となる。 （佐々木博敏，アムハーワン シュンセリワォン，磯口博，矢原充敏，藤本邦昭，佐々木博文）
47	A stepped-down switched-capacitor AC-DC converter for energy harvesting system using vibration-based energy	共著	2011年7月	International Journal of Innovative Computing, Information ＆ Control (IJICIC) vol.7, no.7(A), pp.3739-3750		In this paper, to improve power efficiency, an AC-DC converter realizing 1/N×　(N=2,3,…) step-down is designed by using switched –capacitor techniques. Although conventional converters offer a DC output by regulating the stored energy in a big capacitor, the proposed converter generates a DC output by realizing AC-DC conversion. (Kei Eguchi, Sawai Pongswatd, Kitti Tirasesth, Kuniaki Fujimoto, Hirofumi Sasaki, Takahiro Inoue)
48	A Realization of VCO Based on Bootstrap Circuit for Using Dividing Ratio Changeable Digital PLL	共著	2011年9月	ICIC Express Letters, Vol.5, No.9B pp.3347-3352		The voltage controlled oscillator based on the bootstrap circuit to be used in DCPLL is proposed in this paper. This circuit makes unnecessary a negative control voltage and can change the oscillation frequency over a wide range only by using a positive control voltage. The oscillation frequency of high accuracy can also be obtained. （Hirotoshi Sasaki、 Mitsutoshi Yahara、 Kuniaki Fujimoto、 Hirofumi Sasaki)
49	Design of a Multiple-input Multiple-output (MIMO) Step-up DC-DC Convertor	共著	2012年2月	ICIC Express Letters, Vol.6, No.2 pp.307-313		A multiple-input multiple-output (MIMO) stet-up DC-DC converter is proposed in this paper. Although the conventional converters offer only one-output voltage by converting battery energy, the proposed converter can realize not only multiple outputs but also various output values by combining multiple input voltages. (Kei Eguchi, Kuniaki Fujimoto, Hirofumi Sasaki)
50	A fractional divider by astable multivibrfator using switched-capacitor circuit and its application to PLL	共著	2012年2月	ICIC Express Letters, Vol.6, No. 2 pp.535-541		In this paper, we propose the fractional divider that consists of multivibrator with several switched-capacitor parallel circuit as time constant. And, the result of using this circuit as detector of PLL, we con_rmed the proposed circuit did appropriate operation as fractional divider. （Hirotoshi Sasaki、 Mitsutoshi Yahara、 Kuniaki Fujimoto、 Hirofumi Sasaki)
51	自起動可能なCMOS-XOR/XNOR積分形無安定マルチバイブレータ	共著	2012年3月	電気学会論文誌Ｃ Vol.132, No.3, pp.185-186		CMOS-XOR/XNORゲートを用いた上昇モード動作形式と降下モード動作形式における自起動可能な積分形動作無安定マルチバイブレータの回路構成法を提案し、発振周波数の計算値と測定値がよく一致することを明らかにした。 (佐々木博敏, 磯口博, 矢原充敏, 藤本邦昭,　アムハーワン シュンセリワォン, 佐々木博文)
52	低電圧で自起動可能な微分形動作のCMOS-XOR/ XNOR 無安定マルチバイブレータ	共著	2012年5月	電子情報通信学会論文誌 Vol.J95-C, No.5，pp.101-104		MOS-XOR/XNORゲートによる微分動作の無安定マルチバイブレータは3個のゲートを用いて構成すると、起動用の付加回路が不要で、かつ電源電圧が低い場合にも自起動し、その発振周波数の計算値と測定値がよく一致する。 (佐々木博敏，磯口博， Amphawan Julsereewong， Prasit Julsereewong，矢原充敏，佐々木博文）
53	A Hybrid Input Charge-Pump Using Micropower Thermoelectric	共著	採録決定	IEEJ Trans. on Electrical and Electronic Engineering		For industrial wireless transmitters, a hybrid input charge-pump utilizing thermoelectric energy from waste heat is proposed in this paper. Unlike conventional converters, the proposed capacitor-based converter supplies energy to a wireless transmitter by using thermoelectric power source in combination with rechargeable battery source. (Kei Eguchi, Kuniaki Fujimoto, Hirofumi Sasaki)
	�U−２．学術論文 (前記和文査読付論文が選考され翻訳の後ｲﾝﾊﾟｸﾄﾌｧｸﾀ付英文誌に掲載)
1	An m-times pulse number generating circuit based on switched capacitor bootstrap-type monostable multivibrator and its application	共著	1995年11月	Electronics and Communications in Japan Part II-Electronics Vol.78, No.11, pp.63-71		An m-times pulse number generating circuit is proposed which is made of a monostable multivibrator and an astable multivibrator as well as a gate circuit constructed with a switched capacitor bootstrap circuit and an RS flip-flop. （Hirofumi Sasaki, Kuniaki Fujimoto, Mitsutoshi Yahara, Fumio Ueno）
2	A proposition on a locked-loop based SC astable multivibrator	共著	1999年10月	Electronics and Communications in Japan Part II-Electronics Vol.82, No.10, pp.48-55		In this paper, a new type of locked loop is proposed in which it does not fall into the pseudo-lock condition; while the dividing and multiplying operations can easily be accomplished if an astable multivibrator based on a switched capacitor circuit (SC astable multivibrator) is used in the usual phase comparator section. （Hirofumi Sasaki,　Mitsutoshi Yahara,　Kuniaki Fujimoto）
3	All digital dividing ratio changeable type phase-locked loop with a wide lock-in range	共著	2005年2月	Electronics and Communications in Japan Part II- COMMUNICATIONS Vol.88, No.2, pp.48-55		The proposed Dividing ratio Changeable ADPLL (DCPLL) is a method for automatically changing the dividing ratio of the counter in response to the frequency of the input signal and can obtain an extremely wide lock-in range. （Mitsutoshi　Yahara, Hirtoshi Sasaki, Kuniaki Fujimoto Hirofumi Sasaki）
4	A Dividing Ratio Changeable Digital PLL Based on Phase State Memory and Double Clock-Edge Detection	共著	2010年9月	Electronics and Communications in Japan Vol. 93, No. 9, pp.19-26		In this paper, we propose a dividing ratio changeable digital phase-locked loop (PLL) based on　phase state memory and double clock-edge detection that satisfies the three characteristics of low jitter, wide lock-in range, and fast pull-in at the same time. The counter for the double edge detection of the base clock reduces the circuit scale by using a selector. （Kuniaki Fujimoto Mitsutoshi Yahara, Hirofumi Sasaki）
5	A Dividing Ratio Changeable Digital PLL with Low Jitter Using a Multiphase Clock	共著	2011年10月	Electronics and Communications in Japan Vol. 94, No.11,　 pp.399-405		In this paper, we propose a dividing ratio changeable digital phase locked loop (MC-DCPLL) with low jitter, wide lock-in range, and fast pull-in characteristics using a multi-phase clock divider. Since the output jitter of this circuit is 1 phase difference of the multi-phase clock in steady state, the circuit can reduce the output jitter to 1/k of that of a conventional PM-DCPLL when a k phase clock is used. Therefore, the upper bound frequency becomes k times that of a conventional PM-DCPLL. （Kuniaki Fujimoto Mitsutoshi Yahara, Hirofumi Sasaki）
	�U−３．学術論文 (査読付Proceeding)
1	A Proposal for a Non-Pseudo-Locked FLL	共著	1999年5月	Proceedings of the 1999 International Analog VLSI Workshop Vol.ECT-99-55 pp.73-78		We propose a frequency locked loop that can not fall into the pseud-clocked state and accurately detect a frequency difference. This frequency comparator which is determined the pulse width of the input and the output signal by logic gates accurately detects frequency difference. (Hirofumi SASAKI,Mitsutoshi YAHARA, Kuniaki FUJIMOTO)
2	A Proposal on Fast Pull-in PLL with Clock Count Type Frequency Detector	共著	2000年7月	Proceedings of the 2000 International Conference on Circuits/Systems, Computers and Communications Vol.1, pp.187-190		We proposed a PLL with the clock count type frequency detector, in which the very fast pull-in time can be realized by resetting the VCO at the rising of input signal after charging the capacitor of loop filter with the voltage corresponding to the frequency of the input signal. (Kuniaki FUJIMOTO, Hirofumi SASAKI Mitsutoshi YAHARA, Mohammad M. Murshed)
3	A Study on Dividing Ratio Changing All Digital Phase Locked Loop	共著	2001年7月	Proceedings of the 2001 International Conference on Circuits/Systems, Computers and Communications Vol.2 pp.712-715		We proposed a new control type of ADPLL (all digital PLL), in which a wide lock-in range, fast pull-in time, low jitter and the multiple output signal of the constant pulse interval can realize. We confirmed the characteristics of the ADPLL with the circuit simulator PSpice. (Mitsutoshi YAHARA, Hirofumi SASAKI , Kuniaki FUJIMOTO)
4	A Low Jitter on Multiple Frequency of Dividing Ratio Changeable Type ADPLL	共著	2002年7月	Proceedings of the 2002 International Conference on Circuits/Systems, Computers and Communications Vol.3 pp.1630-1633		We proposed a new control system of the dividing ratio changeable type ADPLL (DCPLL). The output jitter is the constant value regardless of the multiple ratio by using “rest-control” system. Therefore, the output signal is obtained high-frequency on the large multiple ratio. Also, in the proposed DCPLL ,the phase error is improved by using “W-edge (positive edge & negative edge)” system. (Hirofumi SASAKI, Mitsutoshi YAHARA, Kuniaki FUJIMOTO, Hirotoshi SASAKI)
5	A proposition on twin clock type all digital PLL	共著	2003年7月	Proceedings of the 2003 International Conference on Circuits/Systems, Computers and Communications Vol.2 pp.1355-1358		In this paper, we propose twin clock type DCPLL (TCDCPLL) in which can be reduced a power consumption compared with the DCPLL by using two clock pulses of fast and low. The TCDCPLL uses the fast clock only when detecting a phase error and oscillating an output signal, so it can expect the cut of power consumption. Also, the TCDCPLL can realize a wide lock-in range like conventional DCPLL. (Mitsutoshi YAHARA, Hirotoshi SASAKI, Kuniaki FUJIMOTO)
6	A Study on DCPLL with Low Jitter	共著	2004年7月	Proceedings of the 2004 International Conference on Circuits/Systems, Computers and Communications 6A3L-3 pp.1-4		In this paper, a new DCPLL where has the low output jitter characteristic is proposed by considering both the present phase state and the phase state in front of 1 cycle. In a stationary state, the output jitter of proposed DCPLL always becomes less than 1 pulse width of the fixed clock. (Kuniaki FUJIMOTO, Mitsutoshi YAHARA, Hirofumi SASAKI)
7	A Analog PLL Using Fuzzy Inference Circuit	共著	2004年8月	Proceedings of the 2004 International Conference on Intelligent Mechatronics and Automation pp.323-326		We propose a fuzzy PLL in which a fuzzy inference circuit is used instead of a loop filter consisting of resistors and capacitors in an analog PLL. This circuit can be integrated in small chip size in the low frequency, and a performance similar to that of conventional PLLs is achieved. (Kuniaki FUJIMOTO, Hirofumi SASAKI, Yan SHI)
8	A New DCPLL with Low Jitter Based on Double-Edge Mode	共著	2004年11月	Proceedings of the 2004 International Conference on Analog and Digital Techniques for Electrical Engineering, Vol.C, pp.141-144		In this paper, we propose a new DCPLL (Dividing ratio Changeable all digital Phase Locked Loop) with controllable dividing ratio. In a steady state, the output jitter of this circuit always becomes less than half-period of the fixed clock. Also, the circuit scale of the proposed DCPLL can be reduced by using selector instead of the double-edge counter. (Hirofumi SASAKI, Kuniaki FUJIMOTO, Mitsutoshi YAHARA)
9	A Study on Low Jitter DCPLL Using Delay Clock Pulse	共著	2005年7月	Proceedings of the 2005 International Technical Conference on　Circuits/Systems, Computers and Communications pp.41-42		In this paper, we propose a new DCPLL (D-DCPLL) in which uses delay clock pulse from the ring oscillator for fixed clock controlling the loop. This circuit has the low output jitter characteristic compared with the conventional DCPLL. (Mitsutoshi YAHARA, Kuniaki FUJIMOTO, Hirofumi SASAKI, Takashi SHIBUYA, Yoshinori HIGASHI）
10	A Study on Dividing Ratio Changeable Digital PLL Using Multi-Phase Clock Divider	共著	2006年7月	Proceedings of the 2006 International Technical Conference on　Circuits/Systems, Computers and Communications Vol.�T pp.9-12		In this paper, we propose the dividing ratio changeable digital PLL (DCPLL) using the multi-phase clock divider. When the stage number of the ring oscillator is k, the output jitter of this circuit is 1/k in the multi-phase clock of 1 period. Also, it is possible to extend the upper bound frequency of the lock-in range in compared with the conventional DCPLL. Moreover, the initial pull-in finished in 1 period of the input signal. (Kuniaki Fujimoto, Hirofumi SASAKI, Mitsutoshi YAHARA, Takashi SHIBUYA)
11	An Implementation of the Neuro-fuzzy Inference Circuit	共著	2006年8月	Proceedings of the 2006 International Conference on Innovative Computing, Information and Control Vol.�U, pp.301-304		In this paper, we propose a neuro-fuzzy inference circuit suitable for real-time learning application. We could confirm through our experiment used of FPGA that the circuit can realize a high speed tuning of inference rules first by during the parallel processing of the operations and then by fixing the membership function of the antecedent part. (Kuniaki FUJIMOTO, Hirofumi SASAKI, Yoichiro MASAOKA, Ren-Qi YANG, Masaharu MIZUMOTO)
12	A Study of Neuro-fuzzy Learning Algorithm for Hardware Implementation	共著	2007年9月	Proceedings of the 2007 International Conference on Innovative Computing, Information and Control pp.86-89		This paper presents a novel neuro-fuzzy learning algorithm, which has a high learning ability and a high-speed processing. The proposed algorithm tune only parameters of the consequent part and calculate grades of the membership functions using only Bit Shift and NOT operations. Simulation results show the approval of the novel algorithm that it has adequate basic performances for real-time systems (Kuniaki Fujimoto, Hirofumi Sasaki, Ren-Qi Yang and Yan Shi)
13	A Dividing Ratio Changeable Digital PLL with Low Output Phase Noise	共著	2008年6月	Proceedings of the 2008 International Conference on Innovative Computing, Information and Control pp.188-191		In this paper, the dividing ratio changeable digital phase locked loop (DCPLL) which is difficult to receive the effect of the input phase noise is proposed. This circuit can realize the characteristic of a wide lock-in range and a fast pull-in. (Kuniaki Fujimoto, Mitsutoshi Yahara, Hirofumi Sasaki, and Yan Shi)
14	A Dividing Ratio Changeable Digital PLL Using VCO as Base Clock Source	共著	2009年12月	Proceedings of the 2009 International Conference on Innovative Computing, Information and Control pp.1469-1472		In this paper, the dividing ratio changeable digital phase locked loop (DCPLL) using the VCO as the base clock source is proposed. In this circuit, the ratio of output jitter is not greatly influenced for the input signal. Also, the lock-in range can be widely compared with the conventional method. (Mitsutoshi Yahara, Kuniaki Fujimoto, Takanori Hirose, Hirofumi Sasaki)
15	Accurate Dual Slope Analog-to-Digital Converter Using Bootstrap Circuit	共著	2009年12月	Proceedings of the 2009 International Conference on Innovative Computing, Information and Control pp.1361-1364		This paper presents a simple and inexpensive implementation of the accurate dual slope analog-to-digital　converter (ADC). The proposed technique with　positive reference voltage takes advantages of a　bootstrap circuit to function as a precise noninverting/inverting integrator. To achieve the constant　reference voltage during integrating analog input　voltage interval, a sample/hold (S/H) circuit is　employed. （Amphawan Julsereewong, Sawai Pongswatd, Vanchai Riewruja, Hirofumi Sasaki, Kuniaki Fujimoto, Yan Shi）
16	A cross-coupled 3x/4x step-up AC-DC converters for RFID tags	共著	2010年05月	Proceedings of 2010 ECTI International Conference pp.1221-1225		Due to the threshold voltage drop caused by diode　switches,　conventional AC-DC converters for RFID tags cannot be applied to mobile applications which require higher voltages. To make matters worse, the power efficiency decreases by the influence of threshold voltage. To solve these problems, two types of cross-coupled AC-DC converters for RFID tags are proposedin this paper: the 3× step-up converter and the 4× step-upconverter. (Kei. Eguchi, Sawai Pongswatd, Toshiya Watanabe, Kuniaki.Fujimoto, Kitti Tirasesth, Hirofumi Sasaki)
	�V．報告書
1	ＣＭＯＳを用いた新しい３値負ゲート回路	単著	1991年3月	長崎女子短期大学紀要 No.15 pp.73-80		ＭＯＳＦＥＴのみで構成でき、定常状態において電力をほとんど消費しない３値負ゲート回路を提案した。また、３値負ゲート回路による３値単調減少関数の構成例として、３値ＮＡＮＤゲート演算と３値ＮＯＲゲート演算を構成し、良好に動作することをシミュレーションにより確認した。 （藤本邦昭）
2	情報処理システムと情報通信応用システムに関する研究	共著	1996年3月	九州東海大学産業技術研究所報 No.11 pp.73-78		本研究は情報システム研究グループと情報通信応用グループに分かれて研究を行っており、筆者らは前者に含まれるテーマ“SC無安定マルチバイブレータを応用したディジタル同期ループに関する一提案”について担当した。 （佐々木博文、藤本邦昭、古賀政）
3	高齢化社会に対応した低コストホームオートメーションシステムに関する研究	共著	2001年3月	九州東海大学産業技術研究所報 No.16 pp.1-13		インターネットなどの安価で高機能なディジタルネットワーク技術が急速に普及し、先進的なホームHAを導入してよりよい住環境を実現することが従来とは比較にならないほど容易になりつつある。筆者らは今回ニューロンチップを用いて構成した電灯線通信技術による各種家電製品の管理システム、省電力システムについての基礎的な技術について検討している。 （高山秀造、藤本邦昭、佐々木博文、城戸浩一）
4	同期不能に陥ったLPLLの収束条件	共著	2002年2月	東洋大学工業技術研究所報告 No.17		LPLLは開ループ利得が不足すると初期同期不能になる。また、ロックアップしている状態でいったん同期が外れると再ロック不能に陥る。いずれの場合でも、同期不能の異常自走状態の収束条件に変わりはなく、特定の直流分に特定の周波数の交流分が乗った形に収束する。 （喜安善市、邱小波、藤本邦昭、三浦幸一郎、植田佳典、小柴典居）
5	ファジィ推論を応用したPLLの設計試作に関する研究	共著	2003年3月	九州東海大学産業技術研究所報 No.18 pp.1-11		本研究はPLLのループフィルタ部分に学習機能を持ったファジィ推論回路を使用し、利用周波数帯や使用条件が変化した場合にもファジィ推論ルールを学習するのみで常に最適な引き込み特性と低ジッタ特性が得られるワンチップファジィPLLについて検討している。 （佐々木博文、藤本邦昭、石岩）
6	ファジィ推論を応用したPLLの設計試作に関する研究 �U	共著	2004年3月	九州東海大学産業技術研究所報 No.19 pp.1-10		ファジィ推論回路をFPGA上に実現し所期の動作が得られることをシミュレーションと実験により確認した．さらに，この回路をアナログPLLのフィルタ部分に組込んだファジィPLLが良好に動作することを実験により確認した．このことより，低周波領域の使用に適合するアナログPLLのワンチップ化が可能であるこが明らかにした。 （佐々木博文、藤本邦昭、石岩）
7	ファジィ推論を応用したPLLの設計試作に関する研究 �V	共著	2005年3月	九州東海大学産業技術研究所報 No.20 pp.43-52		ファジィ推論回路のメンバーシップ関数と推論ルール数を増加させると共に，ファジー推論ルールの自動学習に用いるニューラルネットワークのハードウェア化の検討を行いコンピュータシミュレーションにより所期の動作が得られることを確認した。 （佐々木博文、藤本邦昭、石岩）
	�W．口頭発表
1	３値論理回路の一構成（�T）	共著	1988年3月		電子情報通信学会 春季全国大会　　　　 （於　早稲田大学）	（藤本邦昭、陳暁翔、佐藤邦夫、小高明夫）
2	３値論理回路の一構成（�U）	共著	1988年3月		電子情報通信学会 春季全国大会　　　　 （於　早稲田大学）	（藤本邦昭、陳暁翔、佐藤邦夫、小高明夫）
3	多値ＣＭＯＳ負ゲート回路に関する提案	共著	1989年3月		電子情報通信学会 春季全国大会　　　　 （於　近畿大学）	（藤本邦昭、佐藤邦夫、小高明夫）
4	ＭＯＳＦＥＴを用いたサイクリング回路	単著	1990年10月		電気関係学会 九州支部連合大会　　　　　　 （於　九州工業大学）	（藤本邦昭）
5	３値クロックドＣＭＯＳインバータ回路	単著	1990年11月		電子情報通信学会　　 秋季全国大会　　　　 （於　広島工業大学）	（藤本邦昭）
6	３値多入力相補形パスゲート回路	共著	1991年10月		電気関係学会 九州支部連合大会　　　　　　 （於　福岡工業大学）	（藤本邦昭、佐藤邦夫、小高明夫）
7	積分形遅延回路を用いたｎ値信号発生回路	共著	1992年3月		電子情報通信学会　　 春季全国大会　　　　 （於　東京理科大学）	（藤本邦昭、佐々木博文、山本幸司、朱紅兵、小高明夫）
8	積分形無安定マルチバイブレータを用いたｎ値信号発生回路	共著	1992年3月		電子情報通信学会　　 春季全国大会　　　　 （於　東京理科大学）	（佐々木博文、藤本邦昭、山本幸司、朱紅兵、上野文男）
9	積分形無安定マルチバイブレータによる周期可変形階段波発生回路	共著	1992年10月		電気関係学会 九州支部連合大会　　　　　　 （於　長崎大学）	（佐々木博文、藤本邦昭、山本幸司、永吉正明、上野文男）
10	積分形動作ＳＣ単安定マルチバイブレータによるｍ逓倍器	共著	1992年10月		電気関係学会九州支部 連合大会　　　　　　 （於　長崎大学）	（佐々木博文、藤本邦昭、矢原充敏、上野文男）
11	スイッチによる位相比較方式 PLLの一検討	共著	1992年10月		電気関係学会九州支部 連合大会　　　　　　 （於　長崎大学）	（佐々木博文、藤本邦昭、川原恵治、布瀬英明、上野文男）
12	ＣＭＯＳ３値負ゲート回路に関する一提案	共著	1992年10月		電気関係学会九州支部 連合大会　　　　　　 （於　長崎大学）	（藤本邦昭、佐々木博文、戸上徹治）
13	剰余数系に基づくＩ2Ｌによるモジュロー加算回路の一提案	共著	1993年4月		電気学会全国大会　　 （於　熊本大学）	（佐々木博文、藤本邦昭、山本幸司、高島徹、上野文男）
14	自励式ＳＣブーストラップ形無安定マルチバイブレータに関する一提案	共著	1993年4月		電気学会全国大会　　 （於　熊本大学）	（佐々木博文、藤本邦昭、山本幸司、永吉正明、上野文男）
15	積分形ＳＣ無安定マルチバイブレータによるｍ／ｎ分周器	共著	1993年4月		電気学会全国大会　　 （於　熊本大学）	（佐々木博文、藤本邦昭、矢原充敏、布瀬英明、上野文男）
16	積和展開による３値論理関数の分解と３値論理回路構成への応用	共著	1993年4月		電気学会全国大会　　 （於　熊本大学）	（藤本邦昭、佐々木博文、戸上徹治、佐藤邦夫、小高明夫）
17	和展開による３値論理関数の分解と３値論理回路構成への応用	共著	1993年10月		電気関係学会 九州支部連合大会　　　　　　 （於　鹿児島大学）	（藤本邦昭、佐々木博文、戸上徹治、高島徹、小高明夫）
18	Ｉ2Ｌによる剰余乗算回路に関する一提案	共著	1993年10月		電気関係学会 九州支部連合大会　　　　　　 （於　鹿児島大学）	（佐々木博文、藤本邦昭、高島徹、上野文男）
19	多値論理関数の単調展開に関する一手法	共著	1993年10月		電気関係学会 九州支部連合大会　　　　　　 （於　鹿児島大学）	（藤本邦昭、佐々木博文、佐藤邦夫、小高明夫）
20	ミラー積分回路を用いた無安定マルチバイブレータによるＶＣＯに関する一提案	共著	1994年3月		電子情報通信学会 春季全国大会 （於　慶應義塾大学）	（佐々木博文、藤本邦昭、矢原充敏、上野文男）
21	ＳＩ積分回路とシュミットトリガ回路による分周器	共著	1994年9月		電気関係学会九州支部 連合大会 （於　九州東海大学）	（佐々木博文、藤本邦昭、亀崎則彦、松金徳江、上野文男）
22	剰余除算回路の構成に関する一提案	共著	1994年9月		電気関係学会 九州支部連合大会 （於　九州東海大学）	（佐々木博文、藤本邦昭、高嶋徹、上野文男）
23	３値ＭＣＰゲートにより構成した３値論理回路の故障検出	共著	1994年9月		電気関係学会 九州支部連合大会 （於　九州東海大学）	（藤本邦昭、佐々木博文、永吉正明、佐藤邦夫、小高明夫）
24	４値２段負ゲート回路網の構成法とその故障検出	共著	1995年3月		電子情報通信学 会総合大会 （於　福岡大学）	（藤本邦昭、佐々木博文、永吉正明、小高明夫）
25	ＳＩ積分回路を用いた無安定マルチバイブレータに関する一提案	共著	1995年9月		電気関係学会 九州支部連合大会 （於　九州芸術工科大学）	（佐々木博文、藤本邦昭、杉本和也、亀崎則彦）
26	カレントミラー形無安定マルチバイブレータによるＶＣＯに関する一提案	共著	1995年9月		電気関係学会 九州支部連合大会 （於　九州芸術工科大学）	（佐々木博文、藤本邦昭、矢原充敏、松金徳江）
27	３値ＭＣＰゲートのツリー構造接続による３値論理回路の構成とその故障検出	共著	1995年9月		電気関係学会 九州支部連合大会 （於　九州芸術工科大学）	（藤本邦昭、佐々木博文、及部豊治、小高明夫）
28	３値サイクリング回路を用いた３値順序回路に関する一提案	共著	1995年9月		電子情報通信学会 九州支部学生会講演会 （於　九州芸術工科大学）	（内山慎太郎、藤本邦昭、佐々木博文）
29	ファジー推論を応用した周波数同期ループに関する一提案	共著	1995年9月		電子情報通信学会 九州支部学生会講演会 （於　九州芸術工科大学）	（木庭健、藤本邦昭、矢原充敏、佐々木博文）
30	ＣＭＯＳ３値サイクリング回路と３値Ｄ−ラッチ回路	共著	1996年3月		電子情報通信学会 総合大会 （於　東京工業大学）	（藤本邦昭、佐々木博文、及部豊治、小高明夫）
31	第二世代ＳＩメモリーセルのクロックフィードスルー低減回路に関する一提案	共著	1996年10月		電気関係学会 九州支部連合大会 （於　宮崎大学）	（佐々木博文、矢原充敏、藤本邦昭、杉本和也）
32	カレントミラーを用いたＡ／Ｄ変換器に関する一提案	共著	1996年10月		電気関係学会 九州支部連合大会 （於　宮崎大学）	（佐々木博文、藤本邦昭、矢原充敏、仮屋崎修一）
33	ファジー推論を用いた同期ループに関する一提案	共著	1996年10月		電気関係学会 九州支部連合大会 （於　宮崎大学）	（佐々木博文、藤本邦昭、矢原充敏、木庭健）
34	スイッチトカレント回路を用いた同期ループに関する一提案	共著	1996年10月		電気関係学会 九州支部連合大会 （於　宮崎大学）	（佐々木博文、矢原充敏、藤本邦昭、杉本和也）
35	クロック形３値ＣＭＯＳ負ゲートを用いた論理回路の構成	共著	1996年10月		電気関係学会 九州支部連合大会 （於　宮崎大学）	（藤本邦昭、佐々木博文、及部豊治）
36	ＲＳ−ＦＦを用いたマルチバイブレータに関する一提案	共著	1996年10月		電子情報通信学会 九州支部学生会講演会 （於　宮崎大学）	（鳴海典将、曹家勲、藤本邦昭、佐々木博文）
37	ブートストラップ回路を用いた無安定マルチバイブレータとその分周器への応用	共著	1996年10月		電子情報通信学会 九州支部学生会講演会 （於　宮崎大学）	（井上喜文、藤本邦昭、矢原充敏、佐々木博文）
38	スイッチトキャパシタを用いたノイズレスＤＣ−ＡＣコンバータに関する一提案	共著	1997年3月		電子情報通信学 会総合大会 (於　関西大学)	（佐々木博文、藤本邦昭、高木義寛、太田一郎、上野文男）
39	スイッチトキャパシタを応用したパルス数演算回路に関する一提案	共著	1997年6月		電気学会回路研究会 （於　佐賀大学）	（佐々木博文、藤本邦昭、矢原充敏）
40	ＭＣＰゲートを用い た多値論理回路の構成	共著	1997年7月		多値論理研究会 （於　コテージひむか）	（藤本邦昭、佐々木博文、小高明夫）
41	電流モードによるA/D変換器に関する一提案	共著	1997年10月		電気関係学会 九州支部連合大会 （於　琉球大学）	（佐々木博文、藤本邦昭、矢原充敏、仮屋崎修一）
42	デューティー比制御形同期ループに関する一提案	共著	1997年10月		電気関係学会 九州支部連合大会 （於　琉球大学）	（佐々木博文、矢原充敏、藤本邦昭、中井誠）
43	ＭＯＳＦＥＴを用いた昇圧形ＤＣ−ＤＣコンバーに関する一考察	共著	1997年10月		電気関係学会 九州支部連合大会 （於　琉球大学）	（佐々木博文、藤本邦昭、高木義寛）
44	ＳＣ回路を応用したパルス列に基づく乗算回路の一提案	共著	1998年3月		電子情報通信学会 総合大会 （於　東海大学）	（佐々木博文、藤本邦昭、矢原充敏、井上喜文）
45	パルス数カウント方式によるディジタル同期ループに関する一提案	共著	1998年3月		電子情報通信学会 総合大会 （於　東海大学）	（佐々木博文、矢原充敏、藤本邦昭、中井誠）
46	ＳＩ積分回路を応用したパルス列演算回路に関する一提案	共著	1998年4月		電気学会回路研究会 （於　東京工業大学）	（佐々木博文、藤本邦昭、矢原充敏、井上喜文）
47	多値負ゲートによる多値論理回路の構成	共著	1998年7月		多値論理研究会 （於　関西大学）	（藤本邦昭、佐々木博文、小高明夫）
48	ＳＣ回路を応用したパルス列加算回路の一提案	共著	1998年10月		電気関係学会 九州支部連合大会 （於　大分大学）	（佐々木博文、藤本邦昭、矢原充敏、井上喜文）
49	パルス数カウント方式によるディジタル周波数同期ループに関する一提案	共著	1998年10月		電気関係学会 九州支部連合大会 （於　大分大学）	（佐々木博文、矢原充敏、藤本邦昭、中井誠）
50	多値論理関数を環和標準形に展開する一手法	共著	1998年10月		電気関係学会 九州支部連合大会 （於　大分大学）	（藤本邦昭、佐々木博文、小高明夫）
51	パルス数カウント方式ディジタルＰＬＬの一検討	共著	1999年3月		電子情報通信学会 総合大会 （於　慶応大学）	（佐々木博文、矢原充敏、藤本邦昭、久保田俊臣）
52	パルス数カウント方式による全ディジタルFLLの一検討	共著	1999年6月		電気学会電子回路研究 （於　熊本大学）	（佐々木博文、矢原充敏、藤本邦昭、久保田俊臣）
53	全ディジタルＦＬＬの高速引き込みに関する一検討	共著	1999年10月		電気関係学会 九州支部連合大会 （於　九州工業大学）	（矢原充敏、佐々木博文、藤本邦昭、久保田俊臣）
54	パルス数カウント方式による高速引き込み全ディジタルＰＬＬに関する一検討	共著	1999年10月		電気関係学会 九州支部連合大会 （於　九州工業大学）	（佐々木博文、矢原充敏、藤本邦昭、久保田俊臣）
55	還和展開の効率的なアルゴリズム	共著	1999年10月		電気関係学会 九州支部連合大会 （於　九州工業大学）	（藤本邦昭、佐々木博文、小高明夫）
56	ニューロンＭＯＳを用いた多値論理回路	共著	2000年1月		熊本県産学官技術交流会 （於　熊本厚生年金会館）	（藤本邦昭、村上智隆、佐々木博文）
57	周波数差を利用したリセット方式高速引き込みＰＬＬに関する一提案	共著	2000年3月		電子情報通信学会 総合大会 （於　広島大学）	（佐々木博文、藤本邦昭、矢原充敏、マルシェド モハマド）
58	非整数分周器を用いた周波数逓倍型ディジタルＰＬＬに関する一提案	共著	2000年3月		電子情報通信学会 総合大会 （於　広島大学）	（佐々木博文、矢原充敏、藤本邦昭、村中晋作）
59	高速引込み・広帯域・低ジッタ特性を有する全ディジタルPLLの一提案	共著	2000年9月		電気関係学会 九州支部連合大会 （於　九州産業大学）	（佐々木博文、矢原充敏、藤本邦昭、渋谷顕久）
60	全順序単調性を利用した多値論理回路の構成	共著	2000年9月		電気関係学会 九州支部連合大会 （於　九州産業大学）	（藤本邦昭、佐々木博文、木村佳）
61	非整数分周期を用いた周波数逓倍型ディジタルＰＬＬの高速引込みに関する一提案	共著	2000年9月		電子情報通信学会 九州支部学生会講演会 （於　福岡工業大学）	（村中晋作、佐々木博文、矢原充敏、藤本邦昭）
62	ニューロンＭＯＳを用いた多値論理回路の一構成	共著	2000年9月		電子情報通信学会 九州支部学生会講演会 （於　福岡工業大学）	（三浦剛史、藤本邦昭、高山秀造、佐々木博文）
63	ファジィ規則の学習	共著	2001年1月		熊本県産官学技術交流会 （於　熊本厚生年金会館）	（石岩、佐々木博文、藤本邦昭）
64	ニューロンＭＯＳを用いた多値論理回路	共著	2001年10月		電気関係学会 九州支部連合大会 （於　佐賀大学）	（藤本邦昭、佐々木博文、三浦剛史）
65	逓倍動作時における低ジッタ特性を有する分周比可変型全ディジタルＰＬＬ	共著	2001年10月		電気関係学会 九州支部連合大会 （於　佐賀大学）	（佐々木博文、矢原充敏、藤本邦昭、渋谷顕久）
66	分周比可変型全ディジタルＰＬＬの低ジッタ化に関する一検討	共著	2001年10月		電子情報通信学会 九州支部学生講演会 (於　佐賀大学)	（佐々木博敏、矢原充敏、藤本邦昭、佐々木博文）
67	ファジィ推論を導入したＰＬＬの一検討	共著	2001年10月		電子情報通信学会 九州支部学生講演会 (於　佐賀大学)	（田中昇平、藤本邦昭、矢原充敏、石岩、佐々木博文）
68	周波数分周技術を応用した周波数低倍回路のＩＣ試作	共著	2002年1月		熊本県産官学技術交流会 （於　熊本厚生年金会館）	(林秀樹、藤本邦昭、高山秀造、佐々木博文)
69	簡単な回路構成による全ディジタルPLLの一検討	共著	2002年9月		電気関係学会 九州支部連合大会 （於　長崎大学）	(矢原充敏，佐々木博敏，藤本邦昭，佐々木博文)
70	ディジタルPLLの逓倍動作における低ジッタ化の検討	共著	2002年9月		電子情報通信学会 九州支部学生会講演会 （於　長崎大学）	(古戝伸吾，藤本邦昭，佐々木博文)
71	ｎ乗逓倍回路の構成法に関する検討	共著	2002年9月		電子情報通信学会 九州支部学生会講演会 （於　長崎大学）	(大石新悟，藤本邦昭，佐々木博文)
72	ファジィ推論を導入したアナログPLLに関する一検討	共著	2003年1月		熊本県産学官技術交流会（於　熊本厚生年金会館）	（田中昇平，佐々木博文，藤本邦昭）
73	リセット方式による全ディジタルPLLの同期範囲とジッタ特性	共著	2003年9月		電子情報通信学会 九州支部学生会講演会 （於　崇城大学）	（正岡洋一郎、西村康二、藤本邦昭、佐々木博文）
74	ファジィPLLのハードウェア化に関する一検討	共著	2003年9月		電子情報通信学会 九州支部学生会講演会 （於　崇城大学）	（児島大作、佐々木博文、藤本邦昭）
75	ニューロンMOSを用いたVCOとそのPLL	共著	2003年9月		電子情報通信学会 九州支部学生会講演会 （於　崇城大学）	（坪井直樹、佐々木博文、藤本邦昭）
76	分周比可変型全ディジタルPLLのジッタ抑制に関する一方法	共著	2003年9月		電気関係学会 九州支部連合大会 （於　崇城大学）	（矢原充敏、藤本邦昭、佐々木博文）
77	スイッチトキャパシタを用いた位相同期ループに関する一検討	共著	2003年9月		電気関係学会 九州支部連合大会 （於　崇城大学）	井上隆、佐々木博文、矢原充敏、藤本邦昭）
78	分周技術を応用した周波数逓倍回路の一検討	共著	2004年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	(大石新悟、藤本邦昭、矢原充敏、佐々木博文)
79	ニューロンMOSを用いたPLLに関する一検討	共著	2004年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	(坪井直樹、矢原充敏、藤本邦昭、佐々木博文)
80	アナログ・ディジタル混在型PLLの一検討	共著	2004年3月		電子情報通信学会 総合大会講演論文集 （於　東京工業大学）	（藤本邦昭、佐々木博文、児島大作、石岩）
81	分周比可変型全ディジタルPLLの低ジッタ化に関する研究	共著	2004年9月		電気関係学会 九州支部連合大会 （於　鹿児島大学）	（佐々木博文、藤本邦昭、矢原充敏、正岡洋一郎）
82	遅延回路を応用した全ディジタルPLLの低ジッタ化に関する一検討	共著	2004年9月		電子情報通信学会 九州支部学生会講演会 （於　鹿児島大学）	（東良憲、佐々木博文、藤本邦昭、矢原充敏）
83	ゲーテッドクロック方式による全ディジタルPLLの低消費電力化の一検討	共著	2004年9月		電子情報通信学会 九州支部学生会講演会 （於　鹿児島大学）	（渋谷尊司、藤本邦昭、佐々木博文、矢原充敏）
84	全スイッチトキャパシタ構成による位相同期ループの一検討	共著	2004年9月		電子情報通信学会 九州支部学生会講演会 （於　鹿児島大学）	（井上隆、矢原充敏，佐々木博文、藤本邦昭）
85	分周比可変型全ディジタルPLLの低ジッタ化について	共著	2005年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	（藤本邦昭、矢原充敏、佐々木博文）
86	ニューロ・ファジィ推論回路の一検討	共著	2005年9月		電子情報通信学会 九州支部学生会講演会 (於　福岡工業大学)	（正岡洋一郎、藤本邦昭、佐々木博文、石岩）
87	ディジタルPLLの低ジッタ化に関する一検討	共著	2005年9月		電子情報通信学会 九州支部学生会講演会 (於　福岡工業大学)	（渋谷尊司、矢原充敏、藤本邦昭、佐々木博文）
88	ブートストラップ回路とRS-FFによるVCOの一提案	共著	2005年9月		電子情報通信学会 九州支部学生会講演会 (於　福岡工業大学)	（東良憲、佐々木博文、藤本邦昭、矢原充敏）
89	遅延回路を用いた分周比可変型ｍ逓倍回路に関する一提案	共著	2005年9月		電気関係学会 九州支部連合大会 （於　福岡工業大学）	（矢原充敏、藤本邦、昭佐々木博文）
90	学習機能付きファジィ推論回路の一検討	共著	2006年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	（正岡洋一郎、藤本邦昭、佐々木博文、石岩）
91	非反転端子制御形ブートストラップ回路とシュミットトリガ回路による電圧制御発振器	共著	2006年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	（東良憲、佐々木博文、藤本邦昭、矢原充敏）
92	多相クロックを入力とする分周回路の一提案	共著	2006年3月		電子情報通信学会 総合大 （於　国士舘大学）	（藤本邦昭、渋谷尊司、矢原充敏、佐々木博文）
93	演算増幅器２個による電圧制御発振器	共著	2006年9月		電子情報通信学会 九州支部学生会講演会 （宮崎大学）	（東良憲、佐々木博文、藤本邦昭、矢原充敏）
94	多相クロック方式による周波数逓倍回路	共著	2006年9月		電子情報通信学会 九州支部学生会講演会 （於　宮崎大学）	（渋谷尊司、藤本邦昭、佐々木博文、矢原充敏）
95	ファジィ位相同期回路の一提案	共著	2006年9月		電子情報通信学会 九州支部学生会講演会 （於　宮崎大学）	（楊仁啓、藤本邦昭、佐々木博文、石岩）
96	多相クロック方式によるディジタルＰＬＬの一提案	共著	2007年1月		熊本県産学官技術交流会 （於　ウェルシティ熊本）	（渋谷尊司、藤本邦昭、矢原充敏、佐々木博文）
97	ブートストラップ回路とシュミットトリガ回路によるＶＣＯの体系化	共著	2007年9月		電子情報通信学会 九州支部学生会講演会 （於　琉球大学）	（山崎庸平、田端一毅、藤本邦昭、矢原充敏、佐々木博文）
98	ブートストラップ回路とＲＳ−ＦＦによるＶＣＯの体系化	共著	2007年9月		電子情報通信学会 九州支部学生会講演会 （於　琉球大学）	（田端一毅、山崎庸平、藤本邦昭、矢原充敏、佐々木博文）
99	簡単なファジィ推論回路を用いたPLLの一考察	共著	2007年12月		日本知能情報ファジィ学会 九州支部学術講演会 （於 東海大学）	（藪田敏生、藤本邦昭、佐々木博文）
100	学習機能を有するニューロ・ファジィ推論回路の一提案	共著	2008年9月		電子情報通信学会 九州支部学生会講演会 （於　大分大学）	（杉原亮太、上村和也、藤本邦昭、佐々木博文）
101	A Multiplier with Low Jitter Using Multi-phase Clock Divider	共著	2008年12月		International Symposium on Intelligent Informatics （於 東海大学）	(矢原充敏、佐々木博文、藤本邦昭)
102	演算増幅器を用いた単安定マルチバイブレータの設計法に関する一検討	共著	2009年3月		日本知能情報ファジィ学会ソフトサイエンス研究部会 ｿﾌﾄｳｪｱ・ｻｲｴﾝｽ ﾜｰｸｼｮｯﾌﾟ （於 東海大学）	（矢原充敏、磯口博、藤本邦昭、佐々木博文）
103	A Low Jitter of Multi-Phase Clock Dividing Type Multiplier Using Arithmetic Circuit	共著	2009年9月		International Symposium on Intelligent Informatics (於 QinHuangDao Grand Hotel )	(Takanori Hirose, Kuniaki Fujimoto, Hirofumi Sasak, Mitsutoshi Yahara)
104	Dual slope ADC Using Non-inverting Controlled Bootstrap Circuit	共著	2009年9月		International Symposium on Intelligent Informatics (於 QinHuangDao Grand Hotel )	(Amphawan Julsereewong, Sawai Pongswatd, Hirofumi Sasaki, Kuniaki fujimoto, Yan Shi)
105	演算増幅器による微分形マルチバイブレータの一提案	共著	2009年9月		電子情報通信学会 九州支部学生会講演会 （於　九州工業大学）	（高山巧，宮崎隆彰，藤本邦昭，佐々木博文）
106	ディジタルPLLに応用する多相クロックVCOの設計試作	共著	2009年9月		電子情報通信学会 九州支部学生会講演会 （於　九州工業大学）	（廣瀬貴規，藤本邦昭，矢原充敏，佐々木博文）
107	A Multi-Phase Clock Type Voltage Controlled Oscillator Used As Base Clock in Digital PLL	共著	2010年9月		International Symposium on Intelligent Informatics (於Dalian BoHai Pearl Hotel)	(Hirotoshi Sasaki, Takanori Hirose, Kuniaki Fujimoto, Hirofumi Sasak, Mitsutoshi Yahara)
108	ニューロンＭＯＳＦＥＴを用いたＡＤ変換回路の一検討	共著	20010年9月		電子情報通信学会 九州支部学生会講演会 （於　福岡工業大学）	（工藤義広、深江太郎、藤本邦昭、佐々木博文）
109	ディジタル位相同期ループの低ジッタ化に関する研究	単著	2010年12月		第２回半導体材料・デバイスフォーラム	(藤本邦昭)
110	ニューロンＣＭＯＳを用いたＡＤ変換回路	共著	2010年12月		第２回半導体材料・デバイスフォーラム	（廣瀬貴規、藤本邦昭）
111	A Dividing Ratio Changeable Digital PLL Using Multi-Phase Clock VCO Unaffected by Input Frequency Change	共著	2010年12月		International Conference on Innovative Computing, Information and Control （(於 Xi'an Hotel）	(Hirotoshi Sasaki, Kuniaki Fujimoto, Hirofumi Sasak, Mitsutoshi Yahara)
112	A Dividing Ratio Changeable Digital PLL Using Multi-Phase Clock VCO　Unaffected by Input Frequency Change	共著	2011年2月		International Symposium on Intelligent Informatics (於International Academic Exchange Center, Qingdao University)	（Hirotoshi Sasak, Kuniaki Fujimoto, Hirofumi Sasak,　 Mitsutoshi Yahara）
113	ニューロンＭＯＳを用いたＡＤ変換回路の一検討	共著	2011年9月		電子情報通信学会 九州支部学生会講演会 （於　佐賀大学）	(佐藤祥輝，藤本邦昭，佐々木博文)
114	スイッチトキャパシタを用いた非整数分周器とそのPLL	共著	2011年9月		電子情報通信学会 九州支部学生会講演会 （於　佐賀大学）	（白木孝佑，藤本邦昭，佐々木博文，矢原充敏）
	�X.特許
1	電圧制御発振器および電圧制御発振方法	共同	2006年12月		特願2006-356555 特開2007-267361 申請中	（佐々木博文、矢原充敏、藤本邦昭）
2	電圧制御発振器および電圧制御発振方法	共同	2007年1月		特願2007-010815 特開2007-267365 特許4899215号	（佐々木博文、藤本邦昭、矢原充敏）
3	ニューロンCMOS回路を備えるフラッシュ型アナログ−ディジタル変換器	単独	2011年8月		特願2011-172096	（藤本邦昭）
4	ニューロンCMOS回路およびニューロンCMOS回路を備える電子回路	単独	2011年8月		特願2011-172100	（藤本邦昭）